芯片大厂们的制程“撒谎”史(1/10)

图源：东京电子从结构图来看，新的3D工艺就像是在平面上盖楼，来维持摩尔定律的增长。这将是一座雄伟的宫殿，栅极再不可能有曾经的参照系位置。实践上，以台积电和三星的制程数据为例，其10纳米芯片的栅极宽度大致在66－68纳米；3纳米芯片，大致在40－45纳米。如上图所示，研讨机构也转而运用了金属半截距作为参照。在3纳米之后的每一次技术迭代，晶体管半截距大约就只能进步2纳米左右。 ... [查看原文]

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